Verilog je jezik za opis strojne opreme (HDL). To je jezik, ki se uporablja za opisovanje digitalnega sistema, kot je omrežno stikalo, mikroprocesor, pomnilnik ali flip-flop. Z uporabo HDL lahko opišemo katero koli digitalno strojno opremo na kateri koli ravni. Zasnove, opisane v HDL, so neodvisne od tehnologije, zelo enostavne za načrtovanje in odpravljanje napak in so običajno bolj uporabne kot sheme, zlasti za velika vezja.
Kaj je Verilog?
Verilog je HARDWARE DESCRIPTION LANGUAGE (HDL), ki se uporablja za opis digitalnega sistema, kot je omrežno stikalo ali mikroprocesor ali pomnilnik flip-flop.
Verilog je bil razvit, da bi poenostavil postopek in naredil HDL bolj robusten in prilagodljiv. Danes je Verilog najbolj priljubljen HDL, ki se uporablja in izvaja v celotni industriji polprevodnikov.
HDL je bil razvit za izboljšanje procesa načrtovanja tako, da inženirjem omogoči, da opišejo želeno funkcionalnost strojne opreme in pustijo, da orodja za avtomatizacijo to vedenje pretvorijo v dejanske elemente strojne opreme, kot so kombinacijska vrata in zaporedna logika.
Verilog je kot kateri koli drug opisni jezik strojne opreme. Oblikovalcem omogoča oblikovanje modelov po metodologiji od spodaj navzgor ali od zgoraj navzdol.
Ravni abstrakcije Verilog
Verilog podpira zasnovo na številnih ravneh abstrakcije, kot so:
- Vedenjska raven
- Register-prenos ravni
- Raven vrat
Vedenjska raven
Vedenjska raven opisuje sistem s sočasnimi vedenjskimi algoritmi. Vsak algoritem je zaporedni, kar pomeni, da je sestavljen iz niza izvedenih ukazov enega za drugim. Funkcije, naloge in bloki so glavni elementi. Ni upoštevanja strukturne izvedbe zasnove.
Register-Transfer Level
Zasnove, ki uporabljajo raven registrskega prenosa, določajo značilnosti vezja z uporabo operacij in prenosa podatkov med registri.
Sodobna definicija kode RTL je 'Vsaka koda, ki jo je mogoče sintetizirati, se imenuje koda RTL'.
Raven vrat
Značilnosti sistema so opisane z logičnimi povezavami in njihovimi časovnimi lastnostmi znotraj logične ravni. Vsi signali so diskretni signali. Imajo lahko le določene logične vrednosti (`0', `1', `X', `Z`).
Uporabne operacije so vnaprej določene logične primitive (osnovna vrata). Modeliranje na ravni vrat morda ni prava ideja za logično načrtovanje. Koda na ravni vrat se generira z orodji, kot so orodja za sintezo, njegov seznam omrežij pa se uporablja za simulacijo na ravni vrat in zaledje.
Zgodovina Veriloga
- Zgodovina Verilog HDL sega v osemdeseta leta prejšnjega stoletja, ko je podjetje Gateway Design Automation razvilo logični simulator Verilog-XL in opisni jezik strojne opreme.
- Cadence Design Systems je leta 1989 pridobil Gateway in s tem pravice do jezika in simulatorja. Leta 1990 je Cadence dal jezik v javno domeno z namenom, da bi postal standardni, nelasniški jezik.
- Verilog HDL zdaj vzdržuje neprofitna organizacija Accellera, ki je nastala z združitvijo Open Verilog International (OVI) in VHDL International. OVI je imel nalogo popeljati jezik skozi postopek standardizacije IEEE.
- Decembra 1995 je Verilog HDL postal IEEE Std. 1364-1995. Leta 2001 je bila objavljena precej spremenjena različica: IEEE Std. 1364-2001. Leta 2005 je prišlo do nadaljnje revizije, ki pa je dodala le nekaj manjših sprememb.
- Accellera je razvila tudi nov standard SystemVerilog, ki razširja Verilog.
- SystemVerilog je leta 2005 postal standard IEEE (1800-2005).
Kako je Verilog uporaben?
Verilog ustvari raven abstrakcije, ki pomaga skriti podrobnosti njegove izvedbe in tehnologije.
Na primer, zasnova flip-flopa D bi zahtevala znanje o tem, kako morajo biti tranzistorji razporejeni, da dosežejo FF, ki se sproži na pozitivnem robu, in kakšni so časi vzpona, padca in CLK-Q, potrebni za zaklepanje vrednosti na flop med veliko drugih tehnološko usmerjenih podrobnosti.
Disipacija moči, časovni razpored in zmožnost poganjanja mrež in drugih flopov bi prav tako zahtevali temeljitejše razumevanje fizikalnih značilnosti tranzistorja.
Verilog nam pomaga, da se osredotočimo na vedenje in pustimo, da se ostalo uredi pozneje.
Predpogoji
Preden se naučite Verilog, morate imeti osnovno znanje jezika oblikovanja VLSI.
- Vedeti morate, kako delujejo logični diagrami, logična algebra, logična vrata, kombinacijska in zaporedna vezja, operatorji itd.
- Morali bi poznati koncepte statične časovne analize, kot so čas nastavitve, čas zadrževanja, kritična pot, omejitve taktne frekvence itd.
- Osnove ASIC in FPGA ter koncepti sinteze in simulacije.
Občinstvo
Naša vadnica za Verilog je zasnovana tako, da pomaga začetnikom, oblikovalcem in inženirjem za preverjanje, ki se želijo naučiti modelirati digitalne sisteme v Verilog HDL, da omogočijo samodejno sintezo. Do konca te vadnice boste pridobili srednjo raven strokovnega znanja o Verilogu.
Težava
Zagotavljamo vam, da z Verilog Tutorial ne boste našli nobenih težav. Če pa je kakšna napaka, prosim objavite vprašanje v kontaktnem obrazcu.